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diff --git a/basys3/basys3.srcs/.gitignore b/basys3/basys3.srcs/.gitignore new file mode 100644 index 0000000..dd85c9b --- /dev/null +++ b/basys3/basys3.srcs/.gitignore @@ -0,0 +1 @@ +ppu_tb.vhd diff --git a/basys3/basys3.srcs/io.xdc b/basys3/basys3.srcs/io.xdc index 85d4fc2..8243f1e 100644 --- a/basys3/basys3.srcs/io.xdc +++ b/basys3/basys3.srcs/io.xdc @@ -1,9 +1,7 @@ set_property IOSTANDARD LVCMOS33 [get_ports SPI_MOSI] -set_property IOSTANDARD LVCMOS33 [get_ports SPI_CS] set_property IOSTANDARD LVCMOS33 [get_ports SPI_CLK] set_property PACKAGE_PIN J2 [get_ports SPI_CLK] -set_property PACKAGE_PIN C15 [get_ports SPI_CS] set_property PACKAGE_PIN L2 [get_ports SPI_MOSI] set_property IOSTANDARD LVCMOS33 [get_ports SYSCLK] diff --git a/basys3/basys3.srcs/makefile b/basys3/basys3.srcs/makefile new file mode 100644 index 0000000..61fab40 --- /dev/null +++ b/basys3/basys3.srcs/makefile @@ -0,0 +1,5 @@ +ppu_tb.vhd: ppu_tb.vhd.m4 ../../test/ppu-stm-integration-demo/test-image.tb.vhd + +%.vhd: %.vhd.m4 + m4 -I../../test/ppu-stm-integration-demo/ $< > $@ + diff --git a/basys3/basys3.srcs/ppu_tb.vhd.m4 b/basys3/basys3.srcs/ppu_tb.vhd.m4 new file mode 100644 index 0000000..0797c9f --- /dev/null +++ b/basys3/basys3.srcs/ppu_tb.vhd.m4 @@ -0,0 +1,54 @@ +library ieee; +library unisim; +use ieee.std_logic_1164.all; +use work.ppu_consts.all; +use unisim.vcomponents.all; + +entity ppu_tb is +end ppu_tb; + +architecture behavioral of ppu_tb is + component ppu port( + CLK100 : in std_logic; -- system clock + RESET : in std_logic; -- global (async) system reset + WEN : in std_logic; -- PPU VRAM write enable + ADDR : in std_logic_vector(PPU_RAM_BUS_ADDR_WIDTH-1 downto 0); -- PPU VRAM ADDR + DATA : in std_logic_vector(PPU_RAM_BUS_DATA_WIDTH-1 downto 0); + R,G,B : out std_logic_vector(PPU_COLOR_OUTPUT_DEPTH-1 downto 0); + VSYNC, HSYNC : out std_logic; -- VGA sync out + VBLANK : out std_logic); -- vblank for synchronization + end component; + signal CLK100, RESET, WEN : std_logic := '0'; + signal ADDR : std_logic_vector(PPU_RAM_BUS_ADDR_WIDTH-1 downto 0); + signal DATA : std_logic_vector(PPU_RAM_BUS_DATA_WIDTH-1 downto 0); +begin + uut : ppu port map ( + CLK100 => CLK100, + RESET => RESET, + WEN => WEN, + ADDR => ADDR, + DATA => DATA, + R => open, + G => open, + B => open, + VSYNC => open, + HSYNC => open, + VBLANK => open); + + process + begin + for i in 0 to 3200000 loop + wait for 5 ns; + CLK100 <= '1'; + wait for 5 ns; + CLK100 <= '0'; + end loop; + wait; -- stop for simulator + end process; + + process + begin + -- undivert(`test-image.tb.vhd') -- m4 macro expansion (see makefile) + wait; -- stop after one loop (process loops in simulator) + end process; +end Behavioral; diff --git a/basys3/basys3.xpr b/basys3/basys3.xpr index 82d7be5..acb43b0 100644 --- a/basys3/basys3.xpr +++ b/basys3/basys3.xpr @@ -44,6 +44,7 @@ <Option Name="SimulatorGccVersionActiveHdl" Val="9.3.0"/> <Option Name="BoardPart" Val="digilentinc.com:basys3:part0:1.2"/> <Option Name="BoardPartRepoPaths" Val="$PPRDIR/../../../../.Xilinx/Vivado/2022.2/xhub/board_store/xilinx_board_store"/> + <Option Name="SourceMgmtMode" Val="DisplayOnly"/> <Option Name="ActiveSimSet" Val="sim_1"/> <Option Name="DefaultLib" Val="xil_defaultlib"/> <Option Name="ProjectType" Val="Default"/> @@ -59,20 +60,20 @@ <Option Name="IPStaticSourceDir" Val="$PIPUSERFILESDIR/ipstatic"/> <Option Name="EnableBDX" Val="FALSE"/> <Option Name="DSABoardId" Val="basys3"/> - <Option Name="WTXSimLaunchSim" Val="19"/> + <Option Name="WTXSimLaunchSim" Val="33"/> <Option Name="WTModelSimLaunchSim" Val="0"/> <Option Name="WTQuestaLaunchSim" Val="0"/> <Option Name="WTIesLaunchSim" Val="0"/> <Option Name="WTVcsLaunchSim" Val="0"/> <Option Name="WTRivieraLaunchSim" Val="0"/> <Option Name="WTActivehdlLaunchSim" Val="0"/> - <Option Name="WTXSimExportSim" Val="1"/> - <Option Name="WTModelSimExportSim" Val="1"/> - <Option Name="WTQuestaExportSim" Val="1"/> + <Option Name="WTXSimExportSim" Val="4"/> + <Option Name="WTModelSimExportSim" Val="4"/> + <Option Name="WTQuestaExportSim" Val="4"/> <Option Name="WTIesExportSim" Val="0"/> - <Option Name="WTVcsExportSim" Val="1"/> - <Option Name="WTRivieraExportSim" Val="1"/> - <Option Name="WTActivehdlExportSim" Val="1"/> + <Option Name="WTVcsExportSim" Val="4"/> + <Option Name="WTRivieraExportSim" Val="4"/> + <Option Name="WTActivehdlExportSim" Val="4"/> <Option Name="GenerateIPUpgradeLog" Val="TRUE"/> <Option Name="XSimRadix" Val="hex"/> <Option Name="XSimTimeUnit" Val="ns"/> @@ -203,22 +204,27 @@ </FileSet> <FileSet Name="sim_1" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/sim_1" RelGenDir="$PGENDIR/sim_1"> <Filter Type="Srcs"/> + <File Path="$PSRCDIR/ppu_comp_tb.vhd"> + <FileInfo SFType="VHDL2008"> + <Attr Name="UsedIn" Val="synthesis"/> + <Attr Name="UsedIn" Val="simulation"/> + </FileInfo> + </File> <File Path="$PSRCDIR/spi_tb.vhd"> <FileInfo> <Attr Name="UsedIn" Val="synthesis"/> <Attr Name="UsedIn" Val="simulation"/> </FileInfo> </File> - <File Path="$PSRCDIR/ppu_comp_tb.vhd"> + <File Path="$PSRCDIR/ppu_tb.vhd"> <FileInfo SFType="VHDL2008"> - <Attr Name="AutoDisabled" Val="1"/> <Attr Name="UsedIn" Val="synthesis"/> <Attr Name="UsedIn" Val="simulation"/> </FileInfo> </File> <Config> <Option Name="DesignMode" Val="RTL"/> - <Option Name="TopModule" Val="spi_tb"/> + <Option Name="TopModule" Val="ppu_tb"/> <Option Name="TopLib" Val="xil_defaultlib"/> <Option Name="TransportPathDelay" Val="0"/> <Option Name="TransportIntDelay" Val="0"/> @@ -234,18 +240,11 @@ </FileSet> <FileSet Name="utils_1" Type="Utils" RelSrcDir="$PSRCDIR/utils_1" RelGenDir="$PGENDIR/utils_1"> <Filter Type="Utils"/> - <File Path="$PSRCDIR/utils_1/imports/synth_1/top.dcp"> + <File Path="$PSRCDIR/utils_1/imports/synth_3/top.dcp"> <FileInfo> <Attr Name="UsedIn" Val="synthesis"/> <Attr Name="UsedIn" Val="implementation"/> - <Attr Name="AutoDcp" Val="1"/> - </FileInfo> - </File> - <File Path="$PSRCDIR/utils_1/imports/synth_2/top.dcp"> - <FileInfo> - <Attr Name="UsedIn" Val="synthesis"/> - <Attr Name="UsedIn" Val="implementation"/> - <Attr Name="UsedInSteps" Val="synth_2"/> + <Attr Name="UsedInSteps" Val="synth_3"/> <Attr Name="AutoDcp" Val="1"/> </FileInfo> </File> @@ -372,9 +371,11 @@ <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/> <RQSFiles/> </Run> - <Run Id="synth_2" Type="Ft3:Synth" SrcSet="sources_1" Part="xc7a35tcpg236-1" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="true" IncrementalCheckpoint="$PSRCDIR/utils_1/imports/synth_2/top.dcp" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/synth_2" IncludeInArchive="true" IsChild="false" AutoIncrementalDir="$PSRCDIR/utils_1/imports/synth_2" AutoRQSDir="$PSRCDIR/utils_1/imports/synth_2"> + <Run Id="synth_3" Type="Ft3:Synth" SrcSet="sources_1" Part="xc7a35tcpg236-1" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="true" IncrementalCheckpoint="$PSRCDIR/utils_1/imports/synth_3/top.dcp" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/synth_3" IncludeInArchive="true" IsChild="false" AutoIncrementalDir="$PSRCDIR/utils_1/imports/synth_3" AutoRQSDir="$PSRCDIR/utils_1/imports/synth_3"> <Strategy Version="1" Minor="2"> - <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2022"/> + <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2022"> + <Desc>Vivado Synthesis Defaults</Desc> + </StratHandle> <Step Id="synth_design"/> </Strategy> <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/> @@ -450,9 +451,11 @@ <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/> <RQSFiles/> </Run> - <Run Id="impl_2" Type="Ft2:EntireDesign" Part="xc7a35tcpg236-1" ConstrsSet="constrs_1" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/impl_2" SynthRun="synth_2" IncludeInArchive="true" IsChild="false" GenFullBitstream="true" AutoIncrementalDir="$PSRCDIR/utils_1/imports/impl_2" AutoRQSDir="$PSRCDIR/utils_1/imports/impl_2"> + <Run Id="impl_3" Type="Ft2:EntireDesign" Part="xc7a35tcpg236-1" ConstrsSet="constrs_1" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/impl_3" SynthRun="synth_3" IncludeInArchive="true" IsChild="false" GenFullBitstream="true" AutoIncrementalDir="$PSRCDIR/utils_1/imports/impl_3" AutoRQSDir="$PSRCDIR/utils_1/imports/impl_3"> <Strategy Version="1" Minor="2"> - <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2022"/> + <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2022"> + <Desc>Default settings for Implementation.</Desc> + </StratHandle> <Step Id="init_design"/> <Step Id="opt_design"/> <Step Id="power_opt_design"/> diff --git a/src/ppu/internals.c b/src/ppu/internals.c index b8d3e27..66c0ac1 100644 --- a/src/ppu/internals.c +++ b/src/ppu/internals.c @@ -25,7 +25,7 @@ hh_s_ppu_vram_data hh_ppu_2nat_bam(hh_s_ppu_loc_bam_entry e) { data[0] = HH_RESIZE(e.tilemap_index, 9, 0) << 0 | HH_RESIZE(e.palette_index, 2, 0) << 10 | e.vertical_flip << 13 | e.horizontal_flip << 14; - hh_s_ppu_vram_data out = {.data = data, .size = HH_PPU_VRAM_FAM_ENTRY_SIZE}; + hh_s_ppu_vram_data out = {.data = data, .size = HH_PPU_VRAM_BAM_ENTRY_SIZE}; return out; } diff --git a/test/ppu-stm-integration-demo/.gitignore b/test/ppu-stm-integration-demo/.gitignore index 8301053..e84341d 100644 --- a/test/ppu-stm-integration-demo/.gitignore +++ b/test/ppu-stm-integration-demo/.gitignore @@ -1 +1,2 @@ test-*.h +test-*.vhd diff --git a/test/ppu-stm-integration-demo/data2vhdltb.awk b/test/ppu-stm-integration-demo/data2vhdltb.awk new file mode 100755 index 0000000..db4b53f --- /dev/null +++ b/test/ppu-stm-integration-demo/data2vhdltb.awk @@ -0,0 +1,16 @@ +#!/bin/awk -f +BEGIN { + printf "\n" + printf "\t\tWEN <= '1';\n" + printf "\n" +} +1 { + printf "\t\tADDR <= x\""$1"\";\n" + printf "\t\tDATA <= x\""$2"\";\n" + printf "\t\twait for 10 ns;\n" + printf "\n" +} +END { + printf "\t\tWEN <= '0';\n" + printf "\n" +} diff --git a/test/ppu-stm-integration-demo/makefile b/test/ppu-stm-integration-demo/makefile index 0eeada5..7d7a7c8 100644 --- a/test/ppu-stm-integration-demo/makefile +++ b/test/ppu-stm-integration-demo/makefile @@ -1,4 +1,8 @@ -all: test-background-color.h test-image.h +.PHONY: all clean + +TARGETS := test-background-color.h test-image.h test-image.tb.vhd + +all: $(TARGETS) %.h: %.txt echo "#pragma once" > $@ @@ -6,3 +10,9 @@ all: test-background-color.h test-image.h (printf "#define HH_PPUINTDEMO_LENGTH "; wc -l < $<) >> $@ tr -d ':' < $< | awk 'BEGIN { printf "const uint16_t HH_PPUINTDEMO_ADDR[] = { " } 1 { printf "0x"$$1", " } END { print "};" }' >> $@ tr -d ':' < $< | awk 'BEGIN { printf "const uint16_t HH_PPUINTDEMO_DATA[] = { " } 1 { printf "0x"$$2", " } END { print "};" }' >> $@ + +test-%.tb.vhd: test-%.txt ./data2vhdltb.awk + tr -d ':' < $< | ./data2vhdltb.awk > $@ + +clean: + $(RM) $(TARGETS) diff --git a/test/ppu-stm-integration-demo/test-image.txt b/test/ppu-stm-integration-demo/test-image.txt index 48817a1..4384a33 100644 --- a/test/ppu-stm-integration-demo/test-image.txt +++ b/test/ppu-stm-integration-demo/test-image.txt @@ -103,2405 +103,1205 @@ 0066: 0200 0067: 0000 dc01: 0444 -d000: 0001 d001: 5f5a -d001: 0001 d002: 5f5a -d002: 0001 d003: 5f5a -d003: 0001 d004: 5f5a -d004: 0001 d005: 5f5a -d005: 0001 d006: 5f5a -d006: 0001 d007: 5f5a -d007: 0001 d008: 5f5a -d008: 0001 d009: 5f5a -d009: 0001 d00a: 5f5a -d00a: 0001 d00b: 5f5a -d00b: 0001 d00c: 5f5a -d00c: 0001 d00d: 5f5a -d00d: 0001 d00e: 5f5a -d00e: 0001 d00f: 5f5a -d00f: 0001 d010: 5f5a -d010: 0001 d011: 5f5a -d011: 0001 d012: 5f5a -d012: 0001 d013: 5f5a -d013: 0001 d014: 5f5a -d014: 0001 d015: 5f5a -d015: 0001 d016: 5f5a -d016: 0001 d017: 5f5a -d017: 0001 d018: 5f5a -d018: 0001 d019: 5f5a -d019: 0001 d01a: 5f5a -d01a: 0001 d01b: 5f5a -d01b: 0001 d01c: 5f5a -d01c: 0001 d01d: 5f5a -d01d: 0001 d01e: 5f5a -d01e: 0001 d01f: 5f5a -d01f: 0001 d020: 5f5a -d020: 0001 d021: 5f5a -d021: 0001 d022: 5f5a -d022: 0001 d023: 5f5a -d023: 0001 d024: 5f5a -d024: 0001 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